| /***********************************************************************/ |
| /* */ |
| /* PROJECT NAME : RTOSDemo_GCC */ |
| /* FILE : interrupt_handlers.c */ |
| /* DESCRIPTION : Interrupt Handler */ |
| /* CPU SERIES : RX100 */ |
| /* CPU TYPE : RX111 */ |
| /* */ |
| /* This file is generated by e2studio. */ |
| /* */ |
| /***********************************************************************/
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| #include "interrupt_handlers.h"
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| // INT_Exception(Supervisor Instruction)
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| void INT_Excep_SuperVisorInst(void){/* brk(); */}
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| // Exception(Undefined Instruction)
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| void INT_Excep_UndefinedInst(void){/* brk(); */}
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| // Exception(Floating Point)
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| void INT_Excep_FloatingPoint(void){/* brk(); */}
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| // NMI
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| void INT_NonMaskableInterrupt(void){/* brk(); */}
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| // Dummy
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| void Dummy(void) |
| { |
| for( ;; ); |
| } |
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| // BRK
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| void INT_Excep_BRK(void){/* wait(); */}
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| //;0x0000 Reserved
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| void INT_Excep_BUSERR(void){ }
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| // ICU SWINT
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| void INT_Excep_ICU_SWINT(void){ } |
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| // CMT0 CMI0
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| void INT_Excep_CMT0_CMI0(void){ }
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| // CMT1 CMI1
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| void INT_Excep_CMT1_CMI1(void){ }
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| // CAC FERRF
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| void INT_Excep_CAC_FERRF(void){ }
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| // CAC MENDF
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| void INT_Excep_CAC_MENDF(void){ }
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| // CAC OVFF
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| void INT_Excep_CAC_OVFF(void){ }
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| // USB0 D0FIFO0
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| void INT_Excep_USB0_D0FIFO0(void){ }
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| // USB0 D1FIFO0
|
| void INT_Excep_USB0_D1FIFO0(void){ }
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| // USB0 USBI0
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| void INT_Excep_USB0_USBI0(void){ }
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| // RSPI0 SPEI0
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| void INT_Excep_RSPI0_SPEI0(void){ }
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| // RSPI0 SPRI0
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| void INT_Excep_RSPI0_SPRI0(void){ }
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| // RSPI0 SPTI0
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| void INT_Excep_RSPI0_SPTI0(void){ }
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| // RSPI0 SPII0
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| void INT_Excep_RSPI0_SPII0(void){ }
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| // DOC DOPCF
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| void INT_Excep_DOC_DOPCF(void){ }
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| // RTC CUP
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| void INT_Excep_RTC_CUP(void){ }
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| // ICU IRQ0
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| void INT_Excep_ICU_IRQ0(void){ }
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| // ICU IRQ1
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| void INT_Excep_ICU_IRQ1(void){ }
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| // ICU IRQ2
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| void INT_Excep_ICU_IRQ2(void){ }
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| // ICU IRQ3
|
| void INT_Excep_ICU_IRQ3(void){ }
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| // ICU IRQ4
|
| void INT_Excep_ICU_IRQ4(void){ }
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| // ICU IRQ5
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| void INT_Excep_ICU_IRQ5(void){ }
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| // ICU IRQ6
|
| void INT_Excep_ICU_IRQ6(void){ }
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| // ICU IRQ7
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| void INT_Excep_ICU_IRQ7(void){ }
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| // LVD LVD1
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| void INT_Excep_LVD_LVD1(void){ }
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| // LVD LVD2
|
| void INT_Excep_LVD_LVD2(void){ }
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| // USB0 USBR0
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| void INT_Excep_USB0_USBR0(void){ }
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| // RTC ALM
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| void INT_Excep_RTC_ALM(void){ }
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| // RTC PRD
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| void INT_Excep_RTC_PRD(void){ }
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| // S12AD S12ADI0
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| void INT_Excep_S12AD_S12ADI0(void){ }
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| // S12AD GBADI
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| void INT_Excep_S12AD_GBADI(void){ }
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| // ELC ELSR18I
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| void INT_Excep_ELC_ELSR18I(void){ }
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| // MTU0 TGIA0
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| void INT_Excep_MTU0_TGIA0(void){ }
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| // MTU0 TGIB0
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| void INT_Excep_MTU0_TGIB0(void){ }
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| // MTU0 TGIC0
|
| void INT_Excep_MTU0_TGIC0(void){ }
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| // MTU0 TGID0
|
| void INT_Excep_MTU0_TGID0(void){ }
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| // MTU0 TCIV0
|
| void INT_Excep_MTU0_TCIV0(void){ }
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| // MTU0 TGIE0
|
| void INT_Excep_MTU0_TGIE0(void){ }
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| // MTU0 TGIF0
|
| void INT_Excep_MTU0_TGIF0(void){ }
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| // MTU1 TGIA1
|
| void INT_Excep_MTU1_TGIA1(void){ }
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| // MTU1 TGIB1
|
| void INT_Excep_MTU1_TGIB1(void){ }
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| // MTU1 TCIV1
|
| void INT_Excep_MTU1_TCIV1(void){ }
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| // MTU1 TCIU1
|
| void INT_Excep_MTU1_TCIU1(void){ }
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| // MTU2 TGIA2
|
| void INT_Excep_MTU2_TGIA2(void){ }
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| // MTU2 TGIB2
|
| void INT_Excep_MTU2_TGIB2(void){ }
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| // MTU2 TCIV2
|
| void INT_Excep_MTU2_TCIV2(void){ }
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| // MTU2 TCIU2
|
| void INT_Excep_MTU2_TCIU2(void){ }
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| // MTU3 TGIA3
|
| void INT_Excep_MTU3_TGIA3(void){ }
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| // MTU3 TGIB3
|
| void INT_Excep_MTU3_TGIB3(void){ }
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| // MTU3 TGIC3
|
| void INT_Excep_MTU3_TGIC3(void){ }
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| // MTU3 TGID3
|
| void INT_Excep_MTU3_TGID3(void){ }
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| // MTU3 TCIV3
|
| void INT_Excep_MTU3_TCIV3(void){ }
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| // MTU4 TGIA4
|
| void INT_Excep_MTU4_TGIA4(void){ }
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| // MTU4 TGIB4
|
| void INT_Excep_MTU4_TGIB4(void){ }
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| // MTU4 TGIC4
|
| void INT_Excep_MTU4_TGIC4(void){ }
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| // MTU4 TGID4
|
| void INT_Excep_MTU4_TGID4(void){ }
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| // MTU4 TCIV4
|
| void INT_Excep_MTU4_TCIV4(void){ }
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| // MTU5 TGIU5
|
| void INT_Excep_MTU5_TGIU5(void){ }
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| // MTU5 TGIV5
|
| void INT_Excep_MTU5_TGIV5(void){ }
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| // MTU5 TGIW5
|
| void INT_Excep_MTU5_TGIW5(void){ }
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| // POE OEI1
|
| void INT_Excep_POE_OEI1(void){ }
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| // POE OEI2
|
| void INT_Excep_POE_OEI2(void){ }
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| // SCI1 ERI1
|
| void INT_Excep_SCI1_ERI1(void){ }
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| // SCI1 RXI1
|
| void INT_Excep_SCI1_RXI1(void){ }
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| // SCI1 TXI1
|
| void INT_Excep_SCI1_TXI1(void){ }
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| // SCI1 TEI1
|
| void INT_Excep_SCI1_TEI1(void){ }
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| // SCI5 ERI5
|
| void INT_Excep_SCI5_ERI5(void){ }
|
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| // SCI5 RXI5
|
| void INT_Excep_SCI5_RXI5(void){ }
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| // SCI5 TXI5
|
| void INT_Excep_SCI5_TXI5(void){ }
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| // SCI5 TEI5
|
| void INT_Excep_SCI5_TEI5(void){ }
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| // SCI12 ERI12
|
| void INT_Excep_SCI12_ERI12(void){ }
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| // SCI12 RXI12
|
| void INT_Excep_SCI12_RXI12(void){ }
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| // SCI12 TXI12
|
| void INT_Excep_SCI12_TXI12(void){ }
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| // SCI12 TEI12
|
| void INT_Excep_SCI12_TEI12(void){ }
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| // SCI12 SCIX0
|
| void INT_Excep_SCI12_SCIX0(void){ }
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| // SCI12 SCIX1
|
| void INT_Excep_SCI12_SCIX1(void){ }
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| // SCI12 SCIX2
|
| void INT_Excep_SCI12_SCIX2(void){ }
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| // SCI12 SCIX3
|
| void INT_Excep_SCI12_SCIX3(void){ }
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| // RIIC0 EEI0
|
| void INT_Excep_RIIC0_EEI0(void){ }
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| // RIIC0 RXI0
|
| void INT_Excep_RIIC0_RXI0(void){ }
|
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| // RIIC0 TXI0
|
| void INT_Excep_RIIC0_TXI0(void){ }
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| // RIIC0 TEI0
|
| void INT_Excep_RIIC0_TEI0(void){ }
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