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| * Copyright 2023 NXP |
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| * SPDX-License-Identifier: Apache-2.0 |
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| #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_NXP_S32K146_CLOCK_H_ |
| #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_NXP_S32K146_CLOCK_H_ |
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| #define NXP_S32_LPO_128K_CLK 1U |
| #define NXP_S32_SIRC_CLK 2U |
| #define NXP_S32_SIRC_VLP_CLK 3U |
| #define NXP_S32_SIRC_STOP_CLK 4U |
| #define NXP_S32_FIRC_CLK 5U |
| #define NXP_S32_FIRC_VLP_CLK 6U |
| #define NXP_S32_FIRC_STOP_CLK 7U |
| #define NXP_S32_SOSC_CLK 8U |
| #define NXP_S32_SPLL_CLK 9U |
| #define NXP_S32_SIRCDIV1_CLK 10U |
| #define NXP_S32_SIRCDIV2_CLK 11U |
| #define NXP_S32_FIRCDIV1_CLK 12U |
| #define NXP_S32_FIRCDIV2_CLK 13U |
| #define NXP_S32_SOSCDIV1_CLK 14U |
| #define NXP_S32_SOSCDIV2_CLK 15U |
| #define NXP_S32_SPLLDIV1_CLK 16U |
| #define NXP_S32_SPLLDIV2_CLK 17U |
| #define NXP_S32_LPO_32K_CLK 18U |
| #define NXP_S32_LPO_1K_CLK 19U |
| #define NXP_S32_TCLK0_REF_CLK 20U |
| #define NXP_S32_TCLK1_REF_CLK 21U |
| #define NXP_S32_TCLK2_REF_CLK 22U |
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| #define NXP_S32_SCS_VLPR_CLK 26U |
| #define NXP_S32_SCS_HSRUN_CLK 27U |
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| #define NXP_S32_CORE_RUN_CLK 29U |
| #define NXP_S32_CORE_VLPR_CLK 30U |
| #define NXP_S32_CORE_HSRUN_CLK 31U |
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| #define NXP_S32_SLOW_RUN_CLK 37U |
| #define NXP_S32_SLOW_VLPR_CLK 38U |
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| #define NXP_S32_TRACE_CLK 90U |
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| #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_NXP_S32K146_CLOCK_H_ */ |
